1． 引言

在現(xiàn)代科研、通信、電子產業(yè)中，信號發(fā)生器的精確性和穩(wěn)定性往往決定了整個系統(tǒng)的性能與穩(wěn)定與否，所以如何設計制造高品質的信號發(fā)生器成為一個很重要的課題。隨著微電子技術的迅速發(fā)展，直接數(shù)字頻率合成器(Direct Digital Frequency Synthesis簡稱DDS或DDFS)得到了極快的發(fā)展，它具有相對帶寬很寬、頻率轉換時間極短、頻率分辨率很高、輸出相位連續(xù)、可輸出寬帶正交信號、可編程及全數(shù)字化結構便于集成等優(yōu)越性能。而且，由于DDS是數(shù)字化高密度集成電路產品．芯片體積小、功耗低，因此可以用DDS構成高性能頻率合成信號源來取代傳統(tǒng)頻率信號源產品。 

本設計的應用環(huán)境蘭州重離子加速器冷卻儲存環(huán)主環(huán)(CSRm)，采用多圈注入或射頻堆積加電子冷卻將重離子束在橫向相空間與縱向相空間進行累積。其高頻系統(tǒng)采用鐵氧體加載的同軸線性調諧腔，通過改變鐵氧體磁性材料的磁導率來改變高頻腔體的諧振頻率。實踐中是通過改變繞在其上的偏磁線圈的偏磁電流來改變其諧振頻率。加速腔的頻率設計范圍為0.25-1.7MHz和6-14MHz。 

2． 器件簡介 

FPGA是20世紀90年代發(fā)展起來的大規(guī)?？删幊踢壿嬈骷ｋS著EDA技術和微電子技術的進步，F(xiàn)PGA的時鐘延遲可達到ns級，并且FPGA具有高集成度、高可靠性，幾乎可將整個設計系統(tǒng)下載于同一芯片中，實現(xiàn)所謂片上系統(tǒng)，從而大大縮小其體積。本設計中的FPGA采用Altera公司的ACEX1K50，它具有50000個典型門數(shù)，最大系統(tǒng)門數(shù)199000，2880個邏輯單元，10個EAB。本例中的FPGA用于連接事例處理單元(DSP)以及外圍芯片AD9854，Inter82527，串行D/A，A/D還有SDRAM的邏輯電路。更重要的是它具有微處理器的數(shù)字內核可以執(zhí)行SDRAM中的用戶程序?；谖④洸僮飨到y(tǒng)的CVI程序和CPCI機箱及主CPU板是非實時控制系統(tǒng)，不能完成我們所要求的任務，通常情況下采用高速嵌入式MCU或DSP處理器。我們采用的是TMS320C6713。 

AD9854結合了DDS技術和高速D/A轉換，其內部集成了48bit頻率累加器，48bit相位累加器，正余弦波形表，高速高性能D/A轉換器以及調制和控制電路，能夠在單片上完成頻率調制，相位調制，幅度調制和IQ正交調制等?？梢援a生一個頻譜較純，幅相頻均可編程的正弦信號。借助于48位的相位累加器和最高300MHz的工作頻率其輸出波形頻率的最小分辨率可以達到0.001Hz。該芯片具有單頻信號產生、二進制FSK調制、“傾斜”二進制FSK調制、CHIRP信號產生，BPSK信號調制等五種基本工作模式，利用芯片所提供的功能模塊可以產生多種功能擴展。利用芯片所提供的48Bit頻率分辨率，在300MHz的時鐘頻率下，依據(jù)奈奎斯特采樣定律最高可輸出150MHz的模擬信號。并且頻率的合成速度達到了108個/秒，滿足設計要求106個/秒。 

3.  系統(tǒng)結構及原理 



本設計中應用了許多計算機及電子方面的技術。如用FPGA實現(xiàn)的cPCI總線控制，Dsp負責接收事例觸發(fā)并加載FPGA程序，完成系統(tǒng)和總線的通信，實現(xiàn)中斷控制，整個插件集成在一塊3U高度的cPCI插件上。本文主要討論的是電路的后半部分。其中，串行ADC提供慢信號檢測以及傳輸通道，串行ADC輸出高頻信號幅度調制和鐵氧體的偏磁電流，Intel 82527總線控制器單元提供慢信號檢測及傳輸通道，連接高頻發(fā)射機和高頻腔體的狀態(tài)信號和連鎖信號。本例中FPGA采用剪裁了的標準的Verilog SDRAM控制器內核以適應需求， 4Mb的SDRAM分配成2Mb的高頻參數(shù)存儲區(qū)和2Mb的FPGA微處理器數(shù)字內核用戶程序。 

4.  芯片管腳連接 

圖2中給出的是ACEX1K50的管腳連接示意，其中DD0-DD7是8位的雙向數(shù)據(jù)輸入；DA0-DA5輸入的是程序寄存器的地址，AD9854上的A0、A1、A2三個引腳還具有第二功能；I/O_UDCLK輸入的是雙向I/O的時鐘信號，控制寄存器選擇方向，默認為輸出，如果是輸入則在時鐘上升沿將I/O端口寄存器的內容轉入程序寄存器；WRB/SCLK控制將并行數(shù)據(jù)寫入I/O端口緩存，當然，如果S/P SELECT管腳為邏輯低電平則進入串行編程模式，那么此時SCLK將用于串行總線關聯(lián)的時鐘信號；RDB/CSB是用于從編程寄存器中讀取并行數(shù)據(jù)，同樣的如果是串行工作模式，Chip-Select信號也將與串行總線相關聯(lián)；VOUT是內部高速比較放大輸出引腳。另外圖2還包括了一部分與Intel82527，A/D，D/A的連接，限于篇幅就不一一敘述了，具體的內容可以參考芯片的管腳說明。  


      



5.  VHDL語言設計 

在完成了硬件電路設計以后，要對FPGA進行設計，使其能夠完成從DSP接收狀態(tài)信息， 

完成與DSP的數(shù)據(jù)交換，同時，它還要與ADC，DAC完成數(shù)據(jù)交換，并且控制CanBus控制器和AD9854，以實現(xiàn)信號產生控制高頻腔。所以這是一個比較復雜的程序，限于篇幅，在這里僅僅給出其中一個ADC狀態(tài)機設計。 

…… 

ADC_aut     : MACHINE WITH STATES (idle, p0, p1, p2, p3, p4, p5, p6); 

…… 

CASE ADC_aut    IS 

WHEN idle =>IF ADC_go THEN ADC_aut = p0; ELSE ADC_aut = idle;  

END IF;  

-- waiting Go from PC  

WHEN p0 =>  RC_ADC_Rg.s = vcc; ADC_aut = p1;  

-- start conversion pulse 

WHEN p1 =>  ADC_aut = p2; 

WHEN p2 =>  ADC_aut = p3; 

WHEN p3 =>  RC_ADC_Rg.r = vcc; IF nBusyADC THEN ADC_aut = p4; ELSE ADC_aut = p3; END IF;  

-- waiting Busy End 

WHEN p4 =>  SerEn.s = vcc; ADC_aut = p5;  

-- Enable serialization 

WHEN p5 =>  IF SerEn THEN ADC_aut = p5; ELSE ADC_aut = p6;  

END IF;   

-- waiting serialization End 

WHEN p6 =>  ADC_aut = idle; 

            AdChan[].ena  = vcc;        -- Next ADC channel 

            ADCHlRg[].ena = vcc;        -- copy to holder register 

            ADCHlAd[].ena = vcc; 

                        -- end of cycle (to do programmed delay here in future) 

END CASE ; 

…… 

6.   結束語 

高頻信號發(fā)生器是一個非常熱門也具有很大實用價值的課題，由于使用了FPGA，更好的適應了現(xiàn)場的修改和調試，并且模塊可以具有更大的靈活性和可移植性。此設計應用于CSRm的RF Station，設計要求已經(jīng)獲得了實現(xiàn)，不僅仿真通過，而且現(xiàn)場應用功能正常。下一步的工作是使其和整個CSR控制系統(tǒng)協(xié)調工作。 

    本文作者創(chuàng)新點：本例中實現(xiàn)了利用FPGA和AD9854的協(xié)同工作，使得信號精度獲得很大的提高并且具有控制能力，能對外圍送來的慢信號進行處理并可以接收事例觸發(fā)，實現(xiàn)跳頻控制。 

參考文獻： 

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[2]  陳耀和.VHDL語言設計技術[M].北京.電子工業(yè)出版社：2004 

[3]  張文志，張殿勝.HIRFL-CSR主環(huán)加速腔系統(tǒng)設計[J].原子核物理評論，2001，3：160-163 

[4]  陶益凡，唐慧強.基于AD9854的信號發(fā)生器設計[J].微計算機信息，2006，2：241-243 

[5]  AD9854 Data Sheet. Analog Devices[S]，2004 

[6]  ACEX1K50 Data Sheet. Altera[S]，2001