對于標簽芯片,降低系統(tǒng)時鐘頻率是降低功耗、提高通訊距離的最有效手段。首先從理論上按照一種等效判決方法推導出PIE解碼電路的更低時鐘頻率,提出了一種低時鐘頻率下基于ISO 18000-6 TYPE C協(xié)議的UHF RFID標簽芯片解碼電路的實現方案。設計的解碼電路大幅度降低了標簽芯片解碼電路功耗,提高了標簽響應靈敏度。
基于GB/T 20851-2007的專用短程通信(DSRC: Dedicated Short Range Communication)技術和基于ISO 18000-6B與ISO 18000-6C的無線射頻識別(RFID: Radio Frequency Identification)技術在智能交通車輛標識和車路通信領域得到了廣泛的應用,如基于DSRC的高速公路ETC系統(tǒng)和城市停車場車輛出入收費與管理系統(tǒng),基于RFID的停車場車輛出入管理系統(tǒng)、海關碼頭車輛管理系統(tǒng)等等。
參照ISO/IEC 18000-6 Type B 協(xié)議設計了一款工作頻率為915 MHz的射頻讀卡器,采用FPGA完成協(xié)議中規(guī)定的數字信號處理,C8051F020單片機作為主控器。利用Verilog HDL硬件描述語言,搭建FPGA內部各個小模塊及系統(tǒng)的驗證平臺,選用Altera公司Cyclone系列的EP1C6Q240C8芯片為目標器件,使用Quartus II進行綜合,并通過時序和功能驗證。實驗結果表明,該讀卡器符合ISO/IEC 18000-6 Type B 協(xié)議要求,具有結構靈活、體積小、升級容易等優(yōu)點。