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HDL
  • 在分析密勒調(diào)制副載波技術(shù)的基礎(chǔ)上，根據(jù)其編碼特征，設(shè)計了一種簡單的解碼器。首先對來自標簽的突發(fā)數(shù)據(jù)幀進行異或運算，然后根據(jù)異或運算結(jié)果解碼，最后根據(jù)解出碼判斷數(shù)據(jù)幀的開始與結(jié)束。
  • 提出了一種基于ISO/IEC15693 協(xié)議的標簽芯片編解碼系統(tǒng)設(shè)計的實現(xiàn)方法，使編解碼更加完整準確。采用Verilog HDL建立RTL模型，用ModelSim進行功能仿真，并在Altera DE2-115與射頻前端搭建的平臺上進行了FPGA驗證。最后不僅功能驗證正確，而且比協(xié)議中要求的識別凹槽寬度范圍廣，處理更加靈活，同時減小了射頻前端模擬解調(diào)的壓力。對其他編解碼系統(tǒng)的實現(xiàn)也有一定的借鑒意義。
  • 參照ISO/IEC 18000-6 Type B 協(xié)議設(shè)計了一款工作頻率為915 MHz的射頻讀卡器，采用FPGA完成協(xié)議中規(guī)定的數(shù)字信號處理，C8051F020單片機作為主控器。利用Verilog HDL硬件描述語言，搭建FPGA內(nèi)部各個小模塊及系統(tǒng)的驗證平臺，選用Altera公司Cyclone系列的EP1C6Q240C8芯片為目標器件，使用Quartus II進行綜合，并通過時序和功能驗證。實驗結(jié)果表明，該讀卡器符合ISO/IEC 18000-6 Type B 協(xié)議要求，具有結(jié)構(gòu)靈活、體積小、升級容易等優(yōu)點。